IT之家 5 月 28 日消息，在 5 月 25 日的 2026 国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波时隔 7 年再次回到公众视野，并在主旨演讲中首次提出半导体全新演进路径 ——“韬（τ）定律”。 这是中国在全球半导体领域首次提出指导产业发展的新原则 。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 IT之家注意到，何庭波近日接受了人民日报的专访，并回答了一系列大众关心的问题： 问：“韬定律”作为新定律，新在何处？ 答：讲到新定律，先要回到摩尔定律。摩尔定律提出 60 多年来，作为“契约”或者工业约定，引领着电子行业从业者专注于芯片空间上的“几何缩微”。随着摩尔定律逼近物理极限，经济成本飙升，出现了放缓趋势。这就需要回到科学原点，寻找另外一条路。 “韬定律”就是以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则 —— 通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。 问：提出这一定律，基于何种考虑？ 答：就华为而言，芯片有两个关键约束。一个是必然约束， 摩尔定律在未来 10 年会遇到物理边界的“墙” 。另一个是偶然约束，受到外部环境限制， 华为比同行更早遇到这堵“墙” 。这让我思考，摩尔定律的本质并不是为了压缩空间，而是更快的速度、更多的功能、更可承担的价格。打个比方，一个城市要建更多的公园、学校、医院，但是城市会拥挤，上班通勤时间会变长，怎么解决？ “韬定律”的一个关键技术是逻辑折叠，就是把城市的一个区域“叠”到另一个区域上面 ，两个区域间根据逻辑关系安装几百万台电梯，这样直达的距离不会太远，时间也变得节约，还可以提供更多的功能。 问：以“韬定律”为指导，华为有哪些创新和探索？ 答： 过去 6 年，以这一定律为指导，我们自主研发了 381 款芯片 。在光通信、数据通信、无线、5G、麒麟手机、自动驾驶以及鲲鹏、昇腾所在的通用计算和 AI 计算等领域，都有重新设计的芯片，这也使华为重要的产品都能重新回到消费者和客户那里。 问：“韬定律”能否给全球的芯片产业指出新的方向？ 答：这是华为基础理论研究的一个突破，不仅对芯片本身很重要，对整个半导体行业同样很重要。 未来 5 年到 10 年，半导体行业将遇到障碍，一定会认真思考“韬定律”这条路径 。摩尔定律从提出到被行业完全接受，用了 10 年的时间。作为一个工程师，当然不希望自己从事的事情永远是瓶颈。 我们公布“韬定律”的实践和规划，总体是比较有信心，比 6 年以来任何时候都有信心 。有人可能三天后就加入我们的行列，也有人可能要等三五年，我们都欢迎，需要更多的实践来证明，希望大家能一起把这件事做得更好。 问：外界很关心，现在的华为芯片能达到几纳米的水平？ 答：我觉得，关心这一问题，还是受了摩尔定律的影响。 在“韬定律”下，芯片的演进可以有“加速度”的发展 。今年秋季，华为要发布新的麒麟手机芯片，这是第一个完整的“韬芯片”。 从性能、集成度、晶体管密度等方面看，相比去年的提升是“跳跃性”的 。未来 5 年到 10 年，我们有信心在“韬定律”下稳步前进。这个“加速度”可以跟另外一条路径相比，不会越来越远，只会越来越好。 问：创新是一场马拉松，尤其是基础理论研究，您觉得最主要靠什么坚持下来？ 答：面对各种困难，我们没有后退，竭尽全力地奋斗。 我们引以为傲的就是笨信念、笨工夫 。只要方向是对的，慢一点也没关系，一直往前走，终归可以找到桥和路。结果就是依靠对基础理论研究的坚持和实践，我们不仅打通了路，而且建了高速公路。 我们是一家工程师为主的公司，工程师的工作就是解决各种问题。 外部环境限制给我们设立了很苛刻的约束条件，但也给了我们更纯粹的工作动力 。大部分时间，团队都是坚定、安静，而且是冷静地工作。因为只有在冷静、专注、排除干扰的情况下，真诚、开放、深刻地探讨问题，才能找到解决问题的路径。 问：您觉得最困难的时候已经过去了吗？ 答： 有时候容易的时刻反而是最难的时刻 ，因为容易放松、自满，容易忽略竞争，现在我只能从技术和工程角度说最难的时候是过去了，其他困难的要素仍然需要克服。 问：您上次出现在公众视野上是 2019 年，在给员工的信里称华为打造芯片“备胎”是悲壮的长征，现在还这样认为吗？ 答： 写信那晚，我没有睡，思考的是如果出现断供怎么活下来 。2020 年 5 月以后，为华为定制的各种牢笼远比想象残酷，我常说是一夜之间被打回“原始社会”， 我们跟国外同行只有在麦克斯韦方程、薛定谔方程、门捷列夫元素周期表还有沟通的语言，剩下的都分家了 。我只能回到科学的第一性，从科学原点思考我们的道路。 问：7 年过去，您觉得交出了一份满意的答卷吗？ 答：应该说交出了一份不错的答卷，而且我们很有信心。7 年前我们不知道路在哪里， “没有退路是胜利之路”是一个非常大的决心和愿景，但是有愿景还要有技术道路 。“韬定律”就是我们求解的一个答案。 问：在追赶超越的路上，这个新路径会给全球千千万万的用户、给产业带来什么？ 答：我还没有想这么多。第一， 至少对华为来说，可以履行对客户的承诺，提供更好的产品和服务 ；第二，以前我们也享受到全球学术界、产业界的成果，现在作为一个中国的科技群体，主动分享好的实践，共同应对全球遇到的挑战，在这条新的路径下共同发展。这样的话，为整个产业、客户和社会带来更好的效益。 开放、合作、共赢，我们欢迎同行一起把这件事做得更好，因为没有一个公司能完成所有的答案 。 IT之家注：何庭波女士出生于 1969 年，毕业于北京邮电大学，半导体物理和通信工程专业双学士、硕士。1996 年加入华为，历任芯片业务岗位（开发、研究、架构、供应链）、研发部长、海思总裁、2012 实验室总裁，现任科学家委员会主任、ITMT 主任、半导体业务部总裁。 2019 年，华为被美国商务部列入管制“实体名单”， 华为海思总裁何庭波在 5 月 17 日凌晨发致员工的一封信 。信中称，公司曾经做出了极限生存的假设，而面对美国的这一举措，华为海思将会把所有曾经打造的备胎转正，今后还将保持开放创新，并实现科技自立。以下为内部信全文： 海思总裁致员工的一封信 尊敬的海思全体同事们： 此刻，估计您已得知华为被列入美国商务部工业和安全局（BIS）的实体名单（entity list)。 多年前，还是云淡风轻的季节，公司做出了极限生存的假设，预计有一天，所有美国的先进芯片和技术将不可获得，而华为仍将持续为客户服务。为了这个以为永远不会发生的假设，数千海思儿女，走上了科技史上最为悲壮的长征，为公司的生存打造“备胎”。数千个日夜中，我们星夜兼程，艰苦前行。华为的产品领域是如此广阔，所用技术与器件是如此多元，面对数以千计的科技难题，我们无数次失败过，困惑过，但是从来没有放弃过。 后来的年头里，当我们逐步走出迷茫，看到希望，又难免一丝丝失落和不甘，担心许多芯片永远不会被启用，成为一直压在保密柜里面的备胎。 今天，命运的年轮转到这个极限而黑暗的时刻，超级大国毫不留情地中断全球合作的技术与产业体系，做出了最疯狂的决定，在毫无依据的条件下，把华为公司放入了实体名单。 今天，是历史的选择，所有我们曾经打造的备胎，一夜之间全部转“正”！多年心血，在一夜之间兑现为公司对于客户持续服务的承诺。是的，这些努力，已经连成一片，挽狂澜于既倒，确保了公司大部分产品的战略安全，大部分产品的连续供应！今天，这个至暗的日子，是每一位海思的平凡儿女成为时代英雄的日子！ 华为立志，将数字世界带给每个人、每个家庭、每个组织，构建万物互联的智能世界，我们仍将如此。今后，为实现这一理想，我们不仅要保持开放创新，更要实现科技自立！今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区已经消失，每一个新产品一出生，将必须同步“科技自立”的方案。 前路更为艰辛，我们将以勇气、智慧和毅力，在极限施压下挺直脊梁，奋力前行！滔天巨浪方显英雄本色，艰难困苦铸造诺亚方舟。 何庭波 2019 年 5 月 17 日凌晨 相关阅读： 《 华为海思总裁深夜发文：科技自立，保密柜里的备胎芯片“全部转正” 》 《 华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面 》 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》
华为何庭波此前公开预告，将于2026年秋季面世的下一代麒麟芯片，率先在行业内采用逻辑折叠技术，核心性能相较上一代实现了大幅跃升。据悉，“麒麟2026”手机芯片首次采用逻辑折叠技术，它基于全新的自由逻辑设计理念，由单层扩展至了双层，并实现晶体管密度等指标的大幅提升。 博主超维界爆料指出， 麒麟2026只是这款芯片的内部代号，最终商用的真实命名预计是麒麟9050 Pro， 目前这颗芯片已经完成了流片环节，确认会由未发布的Mate 90系列首发搭载。 上一代麒麟9030系列采用了差异化双芯布局策略，同步推出了标准版麒麟9030和高配版麒麟9030 Pro两款SOC，按照过往的产品规划逻辑，麒麟9050系列预计也将包含标准版和Pro版两个不同定位的芯片版本，覆盖不同档位的旗舰机型。 其中定位顶格的麒麟9050 Pro将会在Mate 90 Pro Max机型上首发亮相，综合算力表现会成为华为有史以来性能最强悍的量产手机芯片。 这次华为率先在麒麟旗舰芯片上落地逻辑折叠技术，通过底层架构的创新实现了核心性能的跃升，标志着国产旗舰芯片的自研技术迎来了跨越式升级。 查看评论
IT之家 5 月 27 日消息，在 5 月 25 日召开的 2026 国际电路与系统研讨会上， 华为公司董事、半导体业务部总裁何庭波发布“韬（τ）定律” 。这是中国企业在全球半导体领域首次提出引领产业发展的新原则。 基于该定律，华为过去六年已成功设计并量产了 381 款芯片，预计到 2031 年，华为高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。 新华社 5 月 26 日发布了对何庭波的专访报道，何庭波介绍称：“如果晶体管不能像过去继续变小，计算还能怎么继续变快？‘韬定律’给出的答案是，不能只看空间，也要看时间。从晶体管、电路、芯片到数据中心， 看每一层能不能减少等待、传输、同步和计算的时间 。” 通俗地说， 就好像把一座“平面城市”改成“立体城市”，区域之间安装了几百万台电梯 ，这样直达的距离就大大缩短，从而节约了时间，提高了性能。逻辑折叠的关键点，不是简单的“叠起来”，而是重构了信息路径。“简单来说，就是让整个系统更快完成任务”，何庭波说。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 报道提到，2019 年 5 月，美国制裁华为，何庭波发布一封内部公开信，宣布芯片“备胎”转正。“公司很支持， 成立了‘莫邪’工作小组，说是小组，但实际上这个小组有数万人 。”何庭波表示，大家历经七年辛苦，竭尽全力去奋斗，为战略突围作出贡献。 这是一个关于基础研发领域勇于奉献和自我牺牲的比喻。“莫邪”工作小组的命名来自中国古代的一个铸剑传说，最后是通过铸剑人大无畏的牺牲，才铸成“莫邪干将”。 今年秋天，华为将发布新的麒麟芯片， 这是第一个完整采用逻辑折叠技术的芯片 。“不能说它相当于 2 纳米，因为它不是用几何尺度来衡量的。但是从性能、集成度、晶体管密度等方面看，相比过去的提升是‘跳跃性’的。”何庭波说，“未来 5 年到 10 年，我们有信心在‘韬（τ）定律’下稳步前进。这条路径的‘加速度’跟另外一条路径相比，会越来越好。” 华为麒麟 2026 芯片（未公布正式名称）相比传统的 2D 设计芯片， 晶体管密度提升 53.5% ，达到 238 MTr / mm²，P 核能效提升 41%，峰值频率提升 12.7%。 按照韬（τ）定律路线，2026 年的芯片 P 核频率将达到 3.1GHz。参考IT之家此前报道，麒麟 9030 Pro 的频率为 2.75GHz，麒麟 2026 芯片的峰值频率提升 12.7%，恰好就是 3.1GHz。 此外，后续频率和晶体管密度稳步提升，2031 年预计达到 400+MTr / mm² 晶体管密度、5.0GHz 主频。 相关阅读： 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》 《 华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面 》 《 不依赖新光刻工艺！麒麟 2027、昇腾 990 芯片在路上，华为何庭波“韬定律”论文要点大揭秘 》
IT之家 5 月 26 日消息，据人民日报今日消息，华为公司董事、半导体业务部总裁何庭波接受了采访。 何庭波在采访中谈及了今天为什么要提“韬定律”的原因。她表示，（因为）摩尔定律演进以后，在 2005 年就开始式微了，基本上也就再走 10 年，就会遇到非常重的物理边界的“墙”。 她称， 华为公司先遇到了这个“墙” ，2020 年自己才很深地想到这个问题。摩尔定律不是为了“几何缩微”，它的本质是要有更快更多的功能。一直以来空间上的微缩是带来了时间上的微缩，就是更快地完成更多的功能。 何庭波表示，既然在“几何缩微”上遇到这么大的困难，那就用“时间缩微”来衡量电子学的进步，慢慢就用了 6 年的实践，做了 300 多个芯片，包括麒麟手机、自动驾驶、鲲鹏和昇腾在通用计算和 AI 计算（领域）都是要有自己重新设计的芯片。 这是在“韬微缩”的指导下，华为重要的产品版图重新回到消费者和客户的视野 。 何庭波认为，千千万万的用户用到了这些产品，自己才能够更加明确地向整个产业界发表“韬定律”。 何庭波还在采访中提到任正非此前说过的“没有退路就是胜利之路”。她表示，华为不会停滞了，有加速度了。因为讲两个路径，而且讲的都是演进路径，得看从演进性上是不是可比的。可以说未来 4 年或 5 年、10 年的加速度，华为是跟另外一条道路完全可以相比的， 不会（离一流）越来越远，只会越来越好 。 据IT之家此前报道，在 2021 年 10 月 29 日，华为在松山湖园区举行军团组建成立大会，为煤矿军团、智慧公路军团、海关和港口军团、智能光伏军团和数据中心能源军团等授旗。任正非称：“ 要让打胜仗的思想成为一种信仰，没有退路就是胜利之路 。” 我认为和平是打出来的，我们要用艰苦奋斗，英勇牺牲，打出一个未来 30 年的和平环境…… 让任何人都不敢再欺负我们，我们在为自己，也在为国家…… 为国舍命，日月同光，凤凰涅槃，人天共仰！历史会记住你们的，等我们同饮庆功酒那一天，于无声处听惊雷！ —— 任正非，2021 年 10 月 29 日，《没有退路就是胜利之路 —— 军团组建成立大会》 在昨天的 2026 国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”， 这是中国在全球半导体领域首次提出指导产业发展的新原则 。 今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。 值得一提的是，“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。 预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 。 IT之家注：何庭波女士出生于 1969 年，毕业于北京邮电大学，半导体物理和通信工程专业双学士、硕士。1996 年加入华为，历任芯片业务岗位（开发、研究、架构、供应链）、研发部长、海思总裁、2012 实验室总裁，现任科学家委员会主任、ITMT 主任、半导体业务部总裁。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 相关阅读： 《 “没有退路就是胜利之路”，2021 年华为公司“明日之星”新款奖牌「小士兵奖章」揭晓 》 《 不依赖新光刻工艺！麒麟 2027、昇腾 990 芯片在路上，华为何庭波“韬定律”论文要点大揭秘 》 《 华为麒麟 2026 芯片官方剧透：晶体管密度提升 53.5％，峰值频率首超 3GHz 》 《 华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面 》 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》
今日，华为何庭波在中国科学院科技论文预发布平台上发表署名论文《多层电子系统的时间缩微理论（A Time Scaling Theory for Multi-Layer Electronic Systems）》。 该论文涉及了何庭波今日在国际电路系统研讨会ISCAS 2026上提出的指导半导体产业发展新原则“ 韬（τ）定律 ”的具体解读，并披露了华为麒麟芯片、昇腾芯片的部分路线图规划。 华为麒麟芯片SoC效率预计在3到5年内在典型使用下将提升 1倍 以上，AI硬件集成度预计到2035年将增长 100倍 以上，CPU性能核心频率的规划是：今年达 3.1GHz ，2027年达 3.39GHz ，2028年达 3.71GHz ，2029年突破 4GHz 。 ▲华为麒麟CPU性能核心频率趋势（原表来自论文，芯东西制图） 昇腾AI芯片方面，2025年的昇腾910C、2026年的昇腾950以及随后的昇腾990将采用成熟技术的组合： Chiplet 、 2.5D扇出 和通过微凸块及标准间距混合键合的 3D堆叠 。到2030年前后，昇腾990将把 逻辑折叠 引入AI芯片类别，从那时起 3D折叠 成为2035年前α的主要载体。沿此路径，到2035年其硬件集成度预计将增长 100倍 以上。 论文作者介绍显示，何庭波负责华为半导体业务，她带领的团队在2020年至2026年间设计并量产了 381款芯片 ，涉及移动、人工智能（AI）、汽车和基础设施市场，并且是本文中描述的 τ缩微 方法和 逻辑折叠（LogicFolding） 、 统一总线（UnifiedBus） 和 Hi-ONE光学I/O 技术的来源。 何庭波在今天演讲中剧透道， 华为将在2026年秋季面世的麒麟芯片，性能大幅提升；预计到2031年，基于τ定律的高端芯片晶体管密度将达到1.4nm制程的同等水平。 何庭波论文全文翻译如下： 摘要： 60年来，摩尔定律的几何缩微驱动着半导体产业的进步。这一产业契约已不再成立：纯粹的尺寸缩微所带来的回报已经趋于平缓，前沿芯片设计预算已超过 十亿美元 ，最先进制程节点的每晶体管成本不再下降。 本文提出一种后继的缩微原则——τ缩微——以时间本身而非晶体管面积作为衡量进步的首要指标，将单一的特征时间常数τ作为横跨12个数量级（从晶体管的开关切换到数据中心工作负载）的统一优化目标。文中展示了两项量产级验证。 在移动SoC上 ， 逻辑折叠 ——一种将数字、模拟和存储电路分配到垂直堆叠有源层中的方法论——在固定工艺节点下实现了 55% 的晶体管密度阶跃提升和 41% 的功耗效率增益。 在AI系统上 ，由 内存语义统一总线互连架构 、 近 封装光学Hi-ONE 以及 边缘到表面的3D折叠（3D Folding） 协同设计的系统堆栈，预计到2035年硬件集成度将增长 100倍 以上。 更深层的主张是方法论层面的： τ缩微是自Dennard以来，第一个在整个计算堆栈中建立共享优化目标的缩微原则 。 引言： 自1960年代中期以来，半导体产业一直以纳米为单位衡量进步。每十八个月，晶体管缩小，频率提升，每个逻辑门的成本下降。 摩尔定律既是经验观察，也帮助建立了支撑整个计算堆栈的产业契约。这一产业契约已不再成立。在7nm节点之后，几何缩微已无法带来其历史上的红利。 光刻设备正在接近图案化的物理极限，EUV设备折旧主导了晶圆成本，每晶体管价格曲线已趋于平缓——在某些情况下甚至出现了逆转。对于那些难以获取最先进光刻设备的机构而言，这一约束来得更早、影响也更为严峻。 因此，产业面临的核心问题已经改变。它不再是“ 晶体管还能缩小多少？ ”而是“ 应该缩小什么，以及针对什么目标？ ” 在过去六年中，本文作者所在的华为半导体团队在移动SoC、AI加速器、系统互连架构和封装领域以硅片为实证对这一问题进行了深入研究。结论是： 答案不在于另一个制程节点，也不在于另一种晶体管架构，而在于改变首要优化目标本身。 本文主张， 未来十年电子系统的演进应由时间缩微（time scaling）——即在堆栈每一层系统性地缩减单一特征时间常数τ，从皮秒级的晶体管切换到秒级的数据中心工作负载响应——来引导 ，而非几何缩微。 τ缩微的论据将在下文中以科学方法论和产业路线图两个维度展开，其经验基础来自2020年5月至2026年5月期间量产的381款芯片。 01 . 几何时代的终结 在其大部分历史中，半导体产业只有一件事要做：把晶体管做得更小。戈登·摩尔（Gordon Moore）在1965年的观察——晶体管密度大约每两年翻一番——在十年后由罗伯特·登纳德（Robert Dennard）的缩微理论所补充，后者确立了电压和尺寸的等比缩小可以维持恒定电场。 几何缩微与Dennard缩微共同在近五十年间带来了性能功耗比和性能成本比的指数级提升。 这一格局分两个阶段瓦解。约2005年，Dennard缩微率先失效：电压不再随特征尺寸等比缩小，暗硅（dark silicon）时代开始。几何缩微持续了更长时间，依靠FinFET以及随后的全环栅极（GAA）器件架构得以延续。 然而，在7nm之后，纯尺寸缩微的回报已经趋于平缓。原因已有充分记录：速度饱和效应使本征延迟对沟道长度的依赖从二次方降为线性；局部互连的寄生电阻和电容日益主导标准单元的延迟预算；掩模成本、EUV折旧和设计规则复杂性已将2nm节点的前沿芯片设计预算推至超过十亿美元。 经济后果同样不可回避。在先进节点上，每晶体管成本已趋于平缓，而在最前沿，成本正在上升。过去五十年所依赖的产业契约——每一代以更低成本获得更多晶体管——已不再成立。 对于华为半导体而言，这一转变伴随着一个额外的约束：获取最先进光刻设备的渠道受限。假定另一个制程节点能解决问题已不再可行。 六年前，几何路线图遭遇了瓶颈，迫使我们直面一个更根本的问题——回顾来看，这是整个行业终将不得不面对的问题。 02 . 时间，而非空间： 摩尔时代的真正货币 如果还原到对终端用户的本质影响，摩尔定律从根本上从来不关乎几何尺寸。更小的晶体管之所以能提升系统性能，是因为它们切换更快。更密集的互连之所以能提升性能，是因为信号传输距离更短。更高的集成度之所以能提升性能，是因为数据跨越的边界更少。 每一代技术本质上带来的是 时间的缩减 ——在器件层面从皮秒到纳秒，在芯片层面从纳秒到微秒，在系统层面从微秒到秒。空间缩微不过是压缩时间的工具。 一旦认识到这一点，一个显而易见的重新框定便呈现出来。 时间本身应被采纳为首要指标。 在堆栈的每一层——晶体管、电路、芯片和系统——都可以定义一个特征时间常数τ，并将其缩减作为统一优化目标。几何缩微由此成为缩减τ的众多技术手段之一，而不再是唯一的手段。 这一原则被称为 τ缩微 ，在此作为几何摩尔缩微的后继者提出，以引导半导体演进。形式上，τ被视为一个分层构造，可以分解为： τ = f(τ_transistor， τ_circuit， τ_chip， τ_system) 其中，τ_transistor、τ_circuit、τ_chip和τ_system分别代表晶体管、电路、芯片和系统层的时间常数。每一层的τ由其下层的τ以及该层引入的组织和通信开销共同构成。τ的工作空间跨越约十二个数量级的时间（皮秒到秒）以及相当范围的空间（纳米到千米）。 在每一层，都有不同的机制可用于缩减τ： （1）晶体管层 ：本征开关延迟，通过迁移率增强、应变工程、高κ/金属栅极和GAA架构来解决，并且越来越多地通过降低局部互连的寄生R和C来解决——后者目前已超过本征渡越时间数倍。 （2）电路层 ：信号路径上的RC传播延迟，通过更低电阻率的导体、低κ介质来解决，而最具影响力的手段是通过垂直集成缩短布线长度。 （3）芯片层 ：计算和存储访问延迟，通过架构选择、流水线深度、存储层次结构和片上互连架构来解决。 （4）系统层 ：端到端消息传递和同步时间，通过互连拓扑、协议栈和互连架构设计来解决。 从这一分层公式中得出一条有用的代际规则： τ_(n+1) = τ_n / α 其中缩微因子α是应用特定的，而非通用的。迄今的量产经验表明，功耗受限的移动设备α约为每年 1.3倍 ，安全关键的自动驾驶系统α约为每年 1.5倍 ，AI工作负载则可达每年 10倍 ——在后者中，吞吐量直接转化为经济价值。 使τ成为一个有用的首要指标——而非既有指标的换标——的关键在于，它是跨越整个堆栈的同一个指标。频率、延迟、带宽和吞吐量在各自层面都受τ支配。工艺技术人员、电路设计师和系统架构师可以用相同的单位讨论同一个量。 τ是使端到端堆栈协同优化成为可能的语言——而各层独立优化、时序只是残差的时代已经结束。 03 . 逻辑折叠：一个移动SoC验证点 τ缩微的首个量产级验证在移动领域完成 。智能手机SoC是一种特殊情况，一颗芯片即构成整个系统。多插槽并行不可用；没有千节点互连架构可以掩盖慢速链路。用户感受到的所有性能都来自单颗芯片，在几瓦的功耗包络下，受限于手持设备形态的热设计约束。 2020年之后，当通往前沿制程节点的路径受限时，面临的实际问题变成了： 在固定的制程节点上，如何在单颗芯片上持续交付代际性能提升？ 由此诞生的答案被称为 逻辑折叠（LogicFolding） 。 定义 。 逻辑折叠 是一种设计方法论，将数字、模拟和存储电路分配到垂直堆叠的有源层中，遵循时间缩微原则联合优化性能、功耗和面积。 数字电路分为组合逻辑——寄存器之间的布尔网络——和时序逻辑——保持状态的触发器。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，而后者主要由该路径上的互连RC和门数主导。 传统优化将门放置在一个平面上，并通过上方的金属层布线；布线越长，寄生RC越大，关键路径越慢。 逻辑折叠 摒弃了平面假设。关键路径上的门分布在两个（并最终更多个）垂直堆叠的有源层上，通过超细间距混合键合连接。 从电路设计师的角度来看，两个有源层表现为单一的连续布局基底，单元跨晶圆边界分布，如同那是一个额外的金属层。信号布线大幅缩短，寄生RC急剧降低，时钟偏斜收紧，芯片在相同的器件节点下以更高的时钟频率运行。 为使 逻辑折叠 充分发挥这些增益，保持混合键合间距与顶层金属间距之间的齿轮比（gear ratio）较低是有利的——实践中大致低于3，更低的比率通常更好。 以目前约720nm的顶层金属间距计算，这意味着混合键合间距需低于2μm——理想情况下齿轮比约为1，此时键合界面处的鸟笼式布线开销实际上消失。 实现这一间距，以及所需的对准精度（ 在麒麟2026（Kirin 2026）上测量的结果是具体的： 晶体管密度在单代之内从155MTr/mm²阶跃提升至238MTr/mm²（晶体管密度按公式2/(CELL*cell height)计算；麒麟SoC设计的面积利用率为68%）——这一提升幅度此前需要三年的几何缩微才能实现。 SoC性能核功耗效率提升41%，最大时钟频率提升近13%。 一条跨上下两层有源层构建的高速全局片上网络（Network-on-Chip）数据路径，将数据通路面积缩减55%，同时改善了供电稳定性。 一种后硅时钟偏斜调整方案独立贡献了超过5%的SoC性能提升。 在SRAM上——其访问速度、每比特能耗和面积强烈依赖于位线和字线长度——逻辑折叠缩短了关键路径，降低了每比特能耗，并将工作频率提升了40%以上。 在一个代表性处理器核心上，双层折叠架构将时钟缓冲器数量减少了50%以上，时钟偏斜降低了25%，布线长度缩短了约30%。 这些增益是在固定的器件节点上实现的，不是通过新的光刻步骤，而是通过逻辑在三维空间分布的拓扑重组。 麒麟2026中搭载的 逻辑折叠 实现有意采取了保守策略。混合键合间距达到1.5μm；TSV着陆仅在顶层金属下方推进了一步；折叠仅选择性地应用于关键路径，而非整个设计。即便如此，CPU性能核心频率今年回到了 3.1GHz 。 未来十年， 逻辑折叠 预计将从局部关键路径折叠演进到全面、多层折叠——每个封装三层、四层乃至更多有源层——这得益于更低温度的混合键合（放宽跨层热预算）以及TSV着陆从顶层金属向下迁移至M6，后者将释放超过30%的高层布线资源。从2026年到2035年，晶体管密度预计将朝 400MTr/mm² 及以上迈进。 与此同时， 逻辑折叠 使麒麟得以大幅提升CPU核心频率，并为迈向 4GHz 及以上铺平道路（见下表）。这一路线图可行，且在成本上具备经济可行性。 ▲华为麒麟CPU性能核心频率趋势（原表来自论文，芯东西制图） 附栏A——逻辑折叠概览 混合键合间距：低于2μm（麒麟2026中为1.5μm；目标齿轮比≈1） 对准精度：低于0.5μm TSV CD/KOZ：低于1.5μm；间距低于6μm；失效率 良率：通过智能冗余接近100% 晶体管密度：155 → 238 MTr/mm²，单步实现 功耗效率/频率增益（SoC性能核心）：+41% / +13% SRAM工作频率：提升40%以上 代表性核心的时钟缓冲器数量/时钟偏斜/布线长度：-50% / -25% / -30% 04 . 从皮秒到微秒： AI数据中心的τ缩微 一个自然的问题是，在毫瓦级智能手机体制下发展起来的原则，是否能存活地转化到AI训练和推理的吉瓦级体制中。AI工作负载处于τ光谱的另一端：不是单颗芯片，而是数百甚至数千颗芯片如同一台机器运行，在过去十年中总计算量增长了约六个数量级。 答案是肯定的——前提是τ被视为系统级目标，并贯穿整个链路，而非局限于单个加速器内部。 两个事实塑造了τ论证的AI侧面。 首先，AI系统在持续增长——从一颗芯片，到数十颗，到数百颗，再到越来越多的数万颗。 其次，现代AI系统的能源预算和材料预算由数据而非计算主导。大型AI集群中超过 80% 的能源被数据移动消耗；超过 70% 的系统成本分配给数据存储。 直接的含义是： 缩减数据在传输中花费的时间——在芯片之间、机架之间和封装内部——至少与缩减计算所用时间同等重要。 τ缩微在AI规模上通过三个协调层来实现： 系统互连架构（Unified Bus） 、 近封装光学引擎（Hi-ONE） 以及 封装本身的拓扑重组（3D Folding） 。 4.1 Unified Bus——τ优先的系统互连架构 传统的多节点、多加速器架构通过多层堆叠协议移动数据：PCIe连接主机、NVLink或专有互连架构连接机箱内部、以太网或InfiniBand连接机箱之间，以及上层的软件栈远程内存访问。每一层都需要协议转换、额外的序列化、额外的DMA缓冲区和进一步的握手。每次转换都增加延迟、降低可靠性并产生额外成本。 Unified Bus（UB）以单一协议取代了这一堆栈——一种在机箱内部和机箱之间运行的全对等互连架构，在整个系统中原生暴露内存语义。数据移动被简化为无需转换的、对等的内存语义层传输，以硬件管理的一致性取代软件栈的消息传递。 测量到的收益约为两个数量级：端到端远程访问延迟从TCP/IP类堆栈典型的数十微秒降至约100ns——沿主要通信轴实现了约500倍的系统τ缩减。在机架规模上，这使系统渐近地接近于一台单一的、互连架构一致的机器——内部称为 System-as-One-Chip（系统即单芯片） 。 4.2 Hi-ONE——封装级光学I/O 一旦通信延迟被降低，下一个瓶颈便随之转移。在单个机架内增加芯片密度将功率密度和可靠性推至极限——也将电气SerDes推至极限。在每颗AI芯片400Gb/s时，铜缆布线仍然成熟可靠。但在每颗芯片多Tb/s时，铜缆变得不切实际： SerDes传输距离受限，布缆变得体积过大，面板安装变得不可行，热和供电裕度被耗尽。 华为半导体开发的方案是 高密度光互连节点引擎Hi-ONE（High-density Optical-interconnect-Node Engine） ——一种近封装光学引擎，每模块提供 8Tb/s 的带宽，在单根光链路上匹配一颗AI芯片的UB带宽。它将所需的SerDes传输距离从约100厘米缩短至约 5厘米 ，消除了笨重的布缆，并将传输距离从不到1米扩展至 100米 ——使分布式、吉瓦级数据中心的高密度互连在物理上成为可能。 Hi-ONE 的设计哲学本身就是一个τ缩微论证。 Hi-ONE 并未采用重型DSP来实现高信号保真度，而是采用了线性方案——模拟均衡增强的驱动器和跨阻放大器——并允许UB协议容忍一个有意放宽的误码率。 协议层和物理层之间的这种跨层权衡降低了功耗、成本和集成复杂度，体现了τ优先方法论所鼓励的跨层优化。 4.3 N²与N的困境，以及为何3D Folding不可避免 AI加速器不会止步于2.5D扇出封装的最深层原因是几何性的，值得明确阐述，因为它决定了2030年后的路线图。 在传统的2.5D AI芯片中，逻辑裸片占据封装中心，HBM堆叠和SerDes排列在其边缘，电压调节器围绕封装。每条存储信号、每条互连信号以及每安培的供电电流都必须经过裸片边缘才能到达内部的计算资源。 如果裸片的边长为N，则： 计算能力按N²（面积）缩微， 但存储带宽、互连和供电——所有通过2.5D扇出沿边缘传输——仅按N（周长）缩微。 这条二次曲线与线性曲线之间不断加大的差距构成了 扇出困境（fan-out dilemma） ，它解释了2.5D缩微的停滞，且与底层逻辑节点多么激进无关。没有任何晶体管级改进能弥补拓扑缺陷。 3D折叠（3D Folding） 通过将边缘绑定的资源重新布局到表面上来解决这一困境。供电（通过背面供电和集成电压调节器）、高速存储（通过混合键合连接逻辑）和光学I/O（通过近封装Hi-ONE）全部从周长迁移到垂直表面——一旦位于表面，它们便按N²缩微，与计算的二次增长步调一致。封装不再是由存储和SerDes周长带围绕的逻辑裸片；它成为一个垂直集成堆叠，其中存储、互连架构、供电和逻辑共同缩微。 路线图将这一演进置于明确的时间线上。 大约到2030年，AI加速器（昇腾SuperPoD产品线——2025年的昇腾910C、2026年的昇腾950，以及随后的990）依靠成熟技术的组合： Chiplet 、 2.5D扇出 和通过微凸块及标准间距混合键合的 3D堆叠 。 2030年前后，昇腾990将把 逻辑折叠 引入AI芯片类别，从那时起 3D折叠 成为2035年前α的主要载体。 沿此路径，到2035年硬件集成度预计将增长 100倍 以上，τ缩微分布在堆栈的每一层，而非集中在器件层面。 附栏B——AI系统规模上的τ UB远程访问延迟：约数十μs → 约100ns（≈500倍τ缩减） Hi-ONE每模块带宽：8Tb/s（匹配每芯片UB带宽） Hi-ONE SerDes传输距离：约100cm → 约5cm；面板间传输距离： 扇出困境：计算 ∝ N²，周长绑定的带宽/I/O/供电 ∝ N 3D折叠：将带宽、光学I/O和供电从边缘重新布局到表面，恢复N²对等 2026 → 2035年预计硬件集成度增长：>100倍 05 . 逻辑与存储：从解耦到再融合 τ缩微的一个含义值得单独讨论，因为其后果既是 技术性 的，也是 产业性 的。 在8086时代，行业通过标准化的存储总线有意将处理器和存储解耦。这种解耦使两个行业得以独立缩微：处理器性能沿摩尔曲线快速推进，而存储厂商则在其旁发展出一个巨大的独立市场。 AI时代正在逆转这种解耦。 计算密度的持续扩大正在将存储带宽、延迟、功耗和封装推至其极限。HBM、混合键合和3D堆叠SRAM是一个单一底层事实的症状：对于现代AI工作负载，数据移动与计算本身同样关键，逻辑和存储正再次被推向紧密的物理集成。随着它们的融合， 供应链中的影响力天平正在向存储和封装厂商倾斜。 技术方向是明确的，但经济上的解决方案尚未落定。 AI硬件时代的持久成功将属于那些能够在技术上融合逻辑与存储，并建立一种经济伙伴关系——使两个行业在长期内共享融合收益的企业。 这不仅仅是一个研究问题； 这是行业在未来十年需要解决的结构性问题 。通过使每一层分离的跨层成本变得可见，τ缩微确保了这一问题不能被推迟。 06 . 开放性挑战 将τ缩微呈现为一个完成的体系是有误导性的。若干实质性问题仍然悬而未决，在此一并指出，既为突出正在进行的工作，也为邀请合作。 工具链与方法论。 当今的EDA是为一个面积、时序和功耗沿三个独立轴优化、系统τ仅作为残差出现的时代而开发的。 全面的逻辑折叠要求工具链将多个堆叠裸片视为单一的连续设计实体——以单元粒度而非模块粒度进行逻辑分割，在统一的成本函数下跨整个体积进行布局，并在裸片间路径上执行时序收敛，而在这些路径中，垂直互连寄生参数、KOZ排斥区和晶圆间工艺偏差以传统2D训练的工具无法充分应对的方式相互作用。 初步的内部工具已经开发并产出了有用的结果，方法论细节将在未来数月发布。一条τ原生的工具链——开放的、多物理场的、3D原生的——是未来十年最重要的赋能投资。 晶圆间工艺偏差。 LogicFolding键合来自可能不同批次——在某些情况下甚至不同节点——的晶圆。Vth、驱动电流和互连RC的晶圆间偏差远大于晶圆内偏差，且最严重地影响时钟分配和保持时间裕度。智能冗余、自适应补偿和τ感知的签核流程是应对这一挑战的必要组成部分。 垂直互连开销。 每个混合键合和每个TSV都会产生有限的电阻和电容惩罚，而TSV的KOZ会排斥标准单元。因此，LogicFolding必须通过以下简单不等式逐层证明其合理性： τ_Before (existing signal + wire length reduction) > τ_After (vertical interconnect RC) 对于移动端的关键路径和存储，这一阈值已经被跨越；该阈值与工作负载相关，且随着键合间距的缩小，边界将持续移动。 能量。 τ是时间法则，不是焦耳法则。一个运行速度快10倍但功耗也高10倍的超级节点不违反任何缩微原则，却超出了电网容量。 因此，τ缩微需要一个能量伴侣：消除堆栈开销的内存语义互连架构、将每比特皮焦耗能降低数个数量级的近封装/共封装光学器件、背面供电、存内/近存计算，以及将τ裕度换回功耗的审慎实践（数据中心规模的DVFS——与实现智能手机电池续航的机制相同）。 重要的是，τ裕度本身在朝该方向分配时就提供了能量裕度。 基准测试。 行业当前的性能基准——Linpack、MLPerf、SPEC——是为每个工作负载一个标量即可满足需求的时代设计的。τ缩微的行业需要τ剖面基准——暴露系统每一层的主导τ以及该层剩余裕度的向量。主导τ层，根据定义，就是下一个投资方向。 07 . 六年回顾，十年展望 2020年5月至2026年5月期间，华为半导体设计并量产了381颗芯片，服务于移动、AI、汽车、工业和基础设施市场。在整个产品组合中，τ缩微论点经受住了考验： 在器件和电路层，晶体管密度已从155向400+ MTr/mm²（到2031年）提升。 在芯片层，LogicFolding在前沿移动SoC上已经证明，关键路径频率、功耗效率和密度可以在固定的器件节点上持续提升。 在系统层，Unified Bus和Hi-ONE已经证明，数百微秒的通信τ可以被压缩至数百纳秒，多机架AI集群可以表现为单一的一致性机器。 展望未来，CPU性能核心频率预计到2029年将迈向 4GHz 及以上，麒麟SoC效率预计在三到五年内在典型使用下将提升 1倍 以上，AI硬件集成度预计到2035年将增长 100倍 以上。 超越任何单一产品的更深层主张是方法论层面的。τ缩微是自Dennard以来第一个为整个堆栈提供共享优化目标的缩微原则。 它向工艺技术人员、电路设计师、架构师、系统工程师和软件团队发出信号：这些群体现在正在以相同的单位优化相同的量，任何单层的改进必须传导至系统τ才算有效。 它也向行业战略家和资本配置者表明，下一笔投资应跟随τ而非节点——竞争性的性能不再要求常驻在光刻技术的最前沿，而封装、存储带宽和互连架构设计现在承载着此前仅由前沿逻辑节点所拥有的战略权重。 对于在成长过程中将“摩尔定律”等同于“进步”的一代工程师而言，这是一个困难的转变。 几何时代事实上已经结束；否认这一事实不是可行的策略。通过缩微实现加速的时代正在让位于通过多层电子系统的τ优化实现加速的时代——而在未来六到十年中以τ为首要目标的公司、研究团体和生态系统，将决定此后十年计算的面貌。 未来十年的工作范围已经划定。许多开放问题仍然存在，没有任何单一组织可以独自解决——工具链、标准、基准、器件物理和经济模型都需要超越任何单一公司的贡献。 因此，本文既是一份来自前线的报告，也是一份邀请。 前方的路线图要求苛刻，但方向是明确的。 查看评论
IT之家 5 月 25 日消息，在今日的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波正式发表“韬（τ）定律”， 将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠（LogicFolding）技术 ，性能大幅提升。 此外，何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中国科学院科技论文预发布平台，详细介绍了“韬定律”，并提到华为后续芯片研发的规划。 IT之家从论文获悉，何庭波认为，芯片行业单纯的“几何时代”已结束（目标是让晶体管变得更小），而当前主流的“摩尔定律”只关注到时间这一尺度（集成电路上可容纳的晶体管数目大约每经过 18 到 24 个月便会增加一倍，性能也随之提升一倍），而每层独立优化、时间成为剩余项的时代也已经结束。 “韬定律”的首次生产规模测试会是在移动设备上进行 。何庭波表示，智能手机 SoC 是一个罕见的情况，其中一块芯片构成了整个系统。多插槽并行不可用；没有千节点的架构可以掩盖慢速连接。提供给用户的所有性能都来源于单个芯片，功耗仅为几瓦，并受到手持设备形式因素设定的热限制。 2020 年之后，当访问先进节点受到限制时，实际问题变为：在节点固定的情况下，如何在单个芯片上持续实现一代又一代的性能提升？ 出现的答案就是逻辑折叠（LogicFolding） 。 逻辑折叠是一种设计方法，将数字、模拟和存储电路划分到垂直堆叠的活动层中，以按照时间缩放原理联合优化性能、功耗和面积。 在麒麟 2026 芯片上的测试结果显示 ： 晶体管密度在单一世代中分阶段从 155 MTr / mm² 提高到 238 MTr / mm² ，这一提高幅度在以前需要三年的几何缩放才能实现。 SoC 性能核心能效提高了 41%， 最大时钟频率提升了近 13% 。 构建在上下层之间的高速全局片上网络（Network-on-Chip）数据路径将数据路径占用面积减少了 55%，并提高了电源传递稳定性。 后硅时钟偏移调整方案独立贡献了超过 5% 的 SoC 性能。 在 SRAM 中 —— 访问速度、每比特能耗和面积高度依赖于位线和字线长度 —— 逻辑折叠缩短了关键路径，降低了每比特能耗，并将操作频率提高了超过 40%。 在一个典型的处理核心上，双层折叠架构将时钟缓冲器数量减少了 50% 以上，时钟偏移减少了 25%，布线长度减少了约 30%。 论文还提到，这些收益是在固定的器件节点上实现的， 并不是通过新的光刻工艺步骤获得的 ，而是通过在三维空间中对逻辑分布进行拓扑重组实现的。 值得一提的是， 麒麟 2026 中使用的逻辑折叠还是刻意设置得比较保守 ，混合键合间距达到了 1.5 μm，折叠只针对关键路径选择性应用，而不是在整个设计中全面应用。 即便如此，麒麟 2026 的 CPU 性能核心频率今年依然提升到了 3.1GHz，最大时钟频率提升了近 13%。 论文还表示，在未来十年中，逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠 —— 每个封装三层、四层甚至更多活动层。从 2026 年到 2035 年，晶体管密度预计将达到 400 MTr / mm² 甚至更高。同时，逻辑折叠使麒麟芯片能够显著提升 CPU 核心频率， 并为达到 4GHz 及以上铺平道路 。该路线图是可行的，并且在成本方面，经济上也是可行的。 IT之家发现，表格中有两个关键信息点值得注意： 麒麟芯片的后续命名，论文中表示为 麒麟 2026、2027、2028、2029 ，目前尚不清楚是否为代号，也不排除麒麟芯片要大改命名规则的可能。 芯片状态一栏，除了今年要发布的麒麟 2026 芯片， 明年的麒麟 2027 芯片也被标记为 Silicon 状态 ，代表已经有了实质进展；而麒麟 2028、2029 芯片还处于 Pre-silicon（硅前）状态。 论文还提到了 AI 芯片的未来路线，到 2030 年左右，AI 加速器（昇腾 SuperPoD 系列 — 2025 年的昇腾 910C、2026 年的昇腾 950，以及随后推出的 990）依赖于多种成熟技术的组合：芯粒（chiplets）、2.5D 扇出封装，以及通过微凸点和标准间距混合键合的 3D 堆叠。 大约在 2030 年， 昇腾 990 将在 AI 加速器类别中引入逻辑折叠 ，硬件集成预计到 2035 年将提高超过 100 倍。 IT之家附论文链接： https://chinaxiv.org/abs/202605.00224
IT之家 5 月 25 日消息，在今天的 2026 国际电路与系统研讨会，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”， 这是中国在全球半导体领域首次提出指导产业发展的新原则 。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 根据规划，华为 2026 到 2035 年，随着大量探索性的技术逐步产品化，晶体管的密度将持续提升，工作频率将持续增长，将持续推出性能卓越的手机芯片。 何庭波直言：“我们的解决方案走得通，走得远。 我们新芯片的性能完全可以持续对标另外一条路径 。” IT之家注：何庭波女士出生于 1969 年，毕业于北京邮电大学，半导体物理和通信工程专业双学士、硕士。1996 年加入华为，历任芯片业务岗位（开发、研究、架构、供应链）、研发部长、海思总裁、2012 实验室总裁， 现任科学家委员会主任、ITMT 主任、半导体业务部总裁 。
IT之家 5 月 25 日消息，在今天的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波透露，2020 年后，与合作伙伴一起， 华为付出了巨大努力使手机芯片重回市场 。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 她提到，去年推出麒麟 9030 Pro 后，华为手机芯片进入性能“饱和区”。为此，华为基于以“时间缩微”替代“几何缩微”的新定律，找到了新的路径， 使手机芯片性能实现阶跃式提升 。 据介绍，“麒麟 2026”手机芯片基于全新的自由逻辑设计理念， 由单层扩展至了双层 ，并实现晶体管密度等指标的大幅提升。何庭波表示， 华为取得了一系列仅靠先进制程工艺难以取得的进步 。 值得一提的是，诸如此类的大量创新， 会逐步落地到 2027 年及之后的量产芯片中 。 据IT之家今日早些时候报道，根据华为官方介绍，韬 (τ) 定律提出以“时间 (τ) 缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则 —— 通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。 华为还创新性地提出了“逻辑折叠 (LogicFolding)”等核心技术 ，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数 τ 为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升： 器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数 τ； 电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升； 芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间； 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。 相关阅读： 《 华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面 》 《 华为何庭波：“麒麟 2026”手机芯片是逻辑折叠技术的首次成功实施，未来十年会持续走向全面折叠 》 《 Mate 90 系列首发？华为今年秋季发布全新麒麟手机芯片：完整采用逻辑折叠技术，大幅提升相关性能 》 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》
IT之家 5 月 25 日消息，在国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波表示， 将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠技术 ，性能大幅提升。 何庭波说，“麒麟 2026”手机芯片是逻辑折叠技术的首次成功实施。她还表示：“ 未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠 ，持续优化从器件、电路，到芯片和系统的全栈性能。” 简单来说，传统的摩尔定律就像盖平房，通过把砖块（晶体管）做得越来越小，从而在相同面积里塞进更多晶体管，但现在砖块已经小到接近物理极限。而华为最新发布的“韬（τ）定律”则换了一个思路，通过把平房改造成楼房，从而达到进一步提升性能的目的。 目前，华为方面暂未透露更多关于这枚“麒麟 2026”手机芯片的相关消息，IT之家也将持续关注，并在第一时间带来最新报道。不过按照华为历年新机发布节奏来看， Mate 90 系列手机或将首发这枚新芯片 。 相关阅读： 《 Mate 90 系列首发？华为今年秋季发布全新麒麟手机芯片：完整采用逻辑折叠技术，大幅提升相关性能 》 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》
IT之家 5 月 24 日消息，第 56 届 IEEE 国际电路与系统研讨会（IEEE International Symposium on Circuits and Systems，简称 ISCAS 2026）于 5 月 24 日在上海国际会议中心正式开幕。 作为 IEEE 电路与系统学会的旗舰会议，ISCAS 被誉为电路与系统领域全球规模最大的学术会议，是理论、设计与应用领域研究者的顶级交流平台。 本届会议以“面向智能社会的电路与系统”（Circuits and Systems for Intelligent Society）为主题，会期将一直持续至 5 月 27 日。 在为期四天的议程中，ISCAS 2026 设置了丰富的学术交流形式，涵盖了口头报告、海报展示、专题分会场、技术教程和现场演示等多个环节。讨论主题涵盖多个前沿方向： 人工智能与深度学习 汽车智能系统 脑科学与神经技术创新 智能网络安全系统 粮食安全与气候变化 超低功耗电路与系统等 本届会议还启动了多项特别计划，包括聚焦信息安全、气候变化、老年科技等方向的新兴技术研讨会，以及由电路与系统学会与其他 IEEE 学会联合组织的跨学会特别分会。 IT之家从组委会了解到，华为董事、华为科学家委员会主任、ITMT 主任、半导体业务部总裁何庭波，以及中国科学技术大学常务副校长潘建伟院士将在此次顶会上发表演讲，分享量子信息领域的最新成果。 作为全球电路与系统领域的标杆学术峰会，ISCAS 每年汇聚世界各地顶尖学者与产业界研究人员。本届 ISCAS 首次获得中国计算机学会（CCF）B 类会议认定，标志着该会议在国内学术评价体系中的认可度进一步提升。这也是继 2024 年在新加坡举办后，ISCAS 再度回到亚太地区，其选址上海不仅凸显了中国在该学术领域日益提升的国际影响力，也为国内集成电路与电子信息产业的产学研合作搭建了重要桥梁。