IT之家 6 月 3 日消息，AMD 企业副总裁、客户端渠道业务总经理 David McAfee 在 COMPUTEX 上接受了外媒 Tom's Hardware 的采访，他表示新推出的 锐龙 7 5800X3D 十周年纪念版在芯片级别与原始版本并非完全相同 。 锐龙 7 5800X3D 作为 AMD 首款配备额外 L3 缓存的消费级处理器，其在 CCD 和 3D V-Cache 裸片中应用了台积电较早期版本的 TSMC-SoIC 键合工艺。但当 AMD 想要复产该处理器时， 原版使用的早期 TSMC-SoIC 工艺已然停产 。 新一代的 TSMC-SoIC 工艺完全改变了裸晶之间的键合和堆叠方式， AMD 为此投入了大量的研发精力 ，通过重新验证、制造样品、进行测试保障了锐龙 7 5800X3D 十周年纪念版的可靠性，使其能满足消费者的期待。 David McAfee 还提到，锐龙 7 7600X3D 处理器供应受限，而 "Zen 5" MSDT 六核 X3D 处理器“可能是我们 (AMD) 今年晚些时候会考虑做的事情”。 参考 https://www.tomshardware.com/pc-components/cpus/amd-had-to-re-engineer-the-ryzen-7-5800x3d-for-a-re-release-10th-anniver sary-edition-chip-had-a-whole-body-of-engineering-work-put-into-it https://www.tomshardware.com/pc-components/cpus/amd-is-considering-a-potential-ryzen-5-9600x3d-company-says-six-core-zen -5-x3d-chip-maybe-something-we-look-at-doing-later-this-year
IT之家 4 月 30 日消息，在北美技术研讨会上，台积电更新公布 SoIC 3D 堆叠技术路线图，明确了未来几年的技术演进方向。 台积电计划缩小现有的 6μm 互连间距，目标到 2029 年缩小至 4.5μm。 IT之家注：SoIC 全称 System on Integrated Chips，是台积电开发的 3D IC 封装技术，通过垂直堆叠多个芯片实现高性能、高密度的集成。 相比传统封装，SoIC 利用混合键合技术实现芯片间的直接互连，大幅缩短信号路径，降低功耗与延迟，适用于高性能计算与 AI 芯片。 在技术路径上，SoIC 主要分为 Face-to-Back（F2B，背对背）和 Face-to-Face（F2F，面对面）两种堆叠方式。F2B 堆叠受限于物理结构，信号必须穿过底部的硅通孔（TSV）和多层金属，不仅增加延迟和功耗，还限制了互连密度。 数据显示，F2B 设计的信号密度仅为 1500 个 / mm²。相比之下，F2F 堆叠通过混合铜键合技术直接连接两块芯片的金属层，无需使用 TSV，信号密度大幅提升至 14000 个 / mm²，让芯片间的通信性能接近片内互连水平。 从纯粹的互连间距来看，台积电在 2023 年实现了相当精细的 9µm 间距，足以支持 AMD Instinct MI300 系列等产品，但第一代 SoIC 仅支持 F2B 设计。台积电在 2025 年把互连间距缩短到 6μm，并预估到 2029 年间距将缩小至 4.5µm。 以上图源：台积电 富士通的 Monaka 处理器是该技术的首个重量级应用。这款面向数据中心的 CPU 拥有 144 个 Armv9 核心，其计算模块采用台积电 N2 工艺制造，并通过 F2F 方式堆叠在 N5 工艺的 SRAM 芯片之上。
IT之家 4 月 20 日消息，台媒《电子时报》在本月 17 日的报道中提到，台积电 (TSMC) 的 CoPoS 先进封装目前最快预计 2030 年末量产，相较普遍预计显著延后。 CoPoS 以面板 (Panel) 取代 CoWoS 中的晶圆 (Wafer)，这可实现更大的封装面积，提升生产效率、降低制造成本，然而 也面临着均匀与翘曲等亟待解决的问题 。 IT之家附上报道整理的台积电 CoPoS 时间线：2026Q3 启动研发 → 2027Q3 下达中试线设备订单 → 2028Q2 中试线设备导入 → 2029Q3 下达量产设备订单 → 2030Q1 量产线设备导入 → 2030Q4 首批量产品完工。 此外，报道还指出台积电将在 2027 年显著提升 SoIC 先进封装工艺的产能， 从月均 1 万片迅速提升到月均 5 万片 ，应对英伟达的大额需求，这其中一成将用于光电合封（也称共封装光学，即 CPO）。