IT之家 6 月 8 日消息，荣耀研发工程师 @荣耀曹工 今日发文，解答了荣耀手机「灵动胶囊」堆叠样式个性化设置的更新进展： 「灵动胶囊」堆叠样式个性化设置入口跟随着“系统管家服务”应用市场更新支持，目前已经逐步开放推送。 从荣耀工程师分享的截图可以看到，「灵动胶囊」堆叠样式支持三种样式的个性化设置，包括默认、样式 1 和样式 2， 主要区别在于对灵动胶囊堆叠状态的展示上 ：默认样式会显示两个叠在一起的胶囊、样式 1 显示为一个胶囊 + 一对小耳朵、样式 2 则显示为一个胶囊 + 一对长弧线。 IT之家注： 灵动胶囊是荣耀在 MagicOS 8.0 上推出的类似“灵动岛”的功能 ，由 Magic 6 系列手机首发。据介绍，灵动胶囊位于屏幕顶部，以胶囊形态显示，展示进行中的任务，便于查看实时状态、执行快捷操作或快速进入应用，可收缩为“小球”形态，并在一段时间后，重新展开为灵动胶囊，直至任务状态结束。 在荣耀官方本月公布的 MagicOS 六月更新里提到 ， 灵动胶囊将新增赛事比分、驾车导航，锁屏小组件新增世界时钟等功能 。
SK海力士在2026年台北国际电脑展上展示了下一代HBM4E高带宽内存样品，重点面向英伟达、AMD等厂商即将推出的AI数据中心GPU平台。随着生成式和推理型AI模型规模不断膨胀，行业对更高带宽、更大容量以及更高能效的存储需求持续攀升，HBM4E被视为在HBM4基础上的再一次重大演进。 据介绍，本次展出的HBM4E单颗芯片采用32Gb芯粒，相比HBM4在裸片密度上提升约33%。在堆叠结构上，HBM4E通过12层堆叠即可实现48GB容量，而此前要达到同等容量通常需要16层堆叠，这意味着在保持容量不变的前提下，有望降低封装高度与复杂度，为系统设计留出更多余地。在性能方面，HBM4E单引脚速率最高可达16Gbps，相比HBM4提升约37%，单颗带宽可达到4TB/s，创下该类产品的带宽新高。 业内人士指出，英伟达Rubin以及AMD MI400系列等新一代AI数据中心GPU，将在今年陆续采用HBM4内存方案，而HBM4E则被视为后续产品的升级方向。SK海力士此次在展会提前展示HBM4E样品，表明其在下一阶段HBM竞争中的积极布局。该公司预计，HBM4E首先将会出现在计划于明年推出的英伟达Rubin Ultra GPU上，后续一代的产品则可能采用多GPU与HBM4E芯粒的高密度封装，以进一步拉高AI算力与内存带宽上限。 从技术演进路径看，HBM4E延续了HBM家族在带宽与能效方面的迭代思路。此前的HBM3E在36GB、12层堆叠配置下，已实现了每颗1.2TB/s级别的带宽和功耗改进，而HBM4在48GB、16层堆叠形态下进一步提高了针脚速率与总体带宽。当前公布的参数显示，HBM4E在相同48GB容量下，通过更高的单芯密度与12层堆叠设计，实现了带宽和功耗效率的同步提升，有助于在AI推理和训练等高负载场景中缓解内存瓶颈。 除了HBM产品线，SK海力士还在展会同期披露了针对AI时代的新型堆叠式NAND方案“AI-N B”。该方案借鉴HBM的通孔硅穿接（TSV）堆叠思路，将多层NAND芯片纵向堆叠，以实现“HBM级带宽、SSD级容量”的组合能力，目标是为大规模AI推理提供更高吞吐的存储系统，同时缓解当前高带宽存储供应紧张带来的产业压力。这一思路与业内其他厂商提出的HBF和Z-Angle等技术路径有一定相似之处，均试图通过三维堆叠与高速互连，弥合高带宽内存与大容量存储之间的性能与成本鸿沟。 在客户端与终端侧产品方面，SK海力士也展示了多款面向“AI PC”的新品，其中包括基于1cnm工艺的96GB LPCAMM2内存模组。该模组采用LPDDR5X标准，传输速率最高可达9.6Gbps，预计将于今年晚些时候随新一代AI PC平台一同推向市场。在固态存储领域，公司展出了V9 NAND系列，提供QLC与TLC两种颗粒形态，单颗容量最高可实现2TB，并可封装为紧凑型cSSD产品，主打小型化设计与高能效，并采用无DRAM架构以进一步优化成本与功耗表现。 总体来看，从HBM4E到堆叠式NAND，再到高密度LPCAMM2与V9 NAND SSD，SK海力士在本届台北国际电脑展上集中展示了其围绕AI数据中心与AI PC两大应用方向的完整存储布局。在AI算力与存储需求同步爆发的背景下，新一代高带宽、高密度、低功耗存储产品将成为GPU等计算芯片释放性能的关键支撑，而HBM4E样品的首次公开亮相，也被视为下一轮HBM技术竞争的重要信号。 查看评论
IT之家 6 月 3 日消息，SK 海力士今年在台北国际电脑展 COMPUTEX 上展出了 HBM4E 48GB 12Hi 样品。 这一内存应基于 12 层堆叠的 32Gb 1cnm DRAM Die， 引脚速率达到 16.0Gbps ，单堆栈带宽达到 4.0TB/s。SK 海力士宣称其 HBM4E 48GB 12Hi 实现了 38% 的带宽提升和 33% 的单 Die 容量提升。 而在客户端存储部分，SK 海力士展出了一系列 DRAM 和 NAND 产品，并确认基于 V9 TLC、主打能效的 PVF01 是其首款 DRAM-less 架构 PCIe Gen5 客户端固态硬盘 (cSSD) 。 SK 海力士的其它展品还包括用于 NVIDIA DGX Spark 的 1anm 16GB LPDDR5X-8533、支持 DLC 液冷的 PEB210 E1.S 固态硬盘、适配 NVIDIA Bluefield-4 DPU 的 PE9010 M.2 固态硬盘、面向 NVIDIA Vera Rubin 超级芯片的 1cnm 96GB LPDDR5X-9600 SOCAMM2 等。 相关阅读： 《 SK 海力士计划 2026H2 出样 HBM4E：基于 1c DRAM，2027 年量产 》
IT之家 5 月 25 日消息，据韩媒当地时间今日报道，三星电子近期利用单元多层键合 (CMB) 技术连接两片 450 层 3D NAND， 构建了全球首个 900 层超高堆叠 3D NAND 闪存原型 ，这一样品的存储单元工作特性已得到验证。 ▲ 三星电子 V9 QLC 将两片 450 层 NAND“摩天大楼”整合为一片 900 层 NAND，这一过程对键合的可靠性提出了非常高要求。 三星电子在原型制造中以“上部卡盘”(Upper Chuck) 解决了晶圆翘曲问题，并以新型套刻校正技术克服了微细对准误差，此外位线 (BL) 与字线 (WL) 的改进也同时改进了功耗和尺寸。
IT之家 5 月 22 日消息，集邦咨询今天（5 月 22 日）发布博文，基于泄露的 VLSI 2026 会议摘要， 力积电（PSMC）将联合英特尔、SAIMEMORY（软银旗下）展示 Via-in-One TSV 架构，主打更高带宽和更低数据传输功耗。 报道指出英特尔正携手软银旗下的 SAIMEMORY，推进 Z-Angle Memory（ZAM）合作，而最新消息称力积电 PSMC 已加入阵容。IT之家附上相关截图如下： Intel 与 SAIMEMORY 高带宽 3D 内存示意图 根据泄露的 VLSI 2026 会议预发布摘要，三方将同台公布一种新型 3D DRAM 堆叠方案 Via-in-One TSV。 根据摘要内容，该架构可在定制 DRAM 晶圆堆叠中，把数据传输带宽做到约 0.25 Tb/s/mm2，同时把数据传输功耗控制在 0.35 W/mm2 以下。 对需要频繁读写显存的 AI 训练、推理和高性能计算来说，带宽和功耗往往相互拉扯，因此这组指标如果最终落地，意味着单位面积内能传更多数据，同时少耗电、少发热。 从工艺看，三方还将介绍一种 multi-wafer via-last（多晶圆后通孔）流程，用于实现 fusion-bonded wafer integration（融合键合晶圆集成）。 这一设计可把数据移动能耗降到 0.7 pJ / bit 以下。每层堆叠内存采用约 3 μm 的超薄硅基底，以降低 TSV 电阻；同时引入约 10 × 85 μm2 的 oxide-trench TSV（氧化物沟槽 TSV），间距为 20 μm，相当于每层约 1.37 万个 TSV，以提升高速传输时的信号完整性。 为了提高互连质量，联合团队据称选用了 O 型设计，其接触电阻比 C 型方案低约 40%。摘要还提到，完整 9 层 DRAM 堆叠已完成功能验证，工作电压范围在 0.95V 到 1.2V 之间，并通过了可靠性测试。
api3.cls.cn HBM要装进手机了？三星电子开发新型封装技术 内存堆叠数量可翻1.5倍 HBM要装进手机了？三星电子开发新型封装技术 内存堆叠数量可翻1.5倍 2 个帖子 - 2 位参与者 阅读完整话题
如图，看到这个之后，我仔细想了一下，这个是不是意味着顶级大模型已经无法依赖简单资源堆叠去进化了？ 或者说现在ai大模型已经做成飞轮效应了，ai大模型已经开始进行入决赛评选了？ 3 个帖子 - 3 位参与者 阅读完整话题
IT之家 5 月 4 日消息，据 TrendForce 今天报道，铠侠、闪迪将在 6 月 14-18 日参加 VLSI Symposium 研讨会，届时将同步展出多层堆叠单元架构 QLC NAND 闪存，向突破 1000 层 3D NAND 迈进。 据报道，闪迪和铠侠已经提前展示了 MSA-CBA（IT之家注：多层堆叠单元阵列-CMOS 键合）器件架构图，还带有两块 218 字线阵列晶圆形成的堆叠单元阵列的 FIB-SEM 图像。 值得注意的是，铠侠早在 2024 年就提出了 1000 层 3D NAND 路线图。根据日媒 PC Watch 的说法，铠侠预计到 2027 年， NAND 闪存密度有望达到 100 Gbit / mm² ， 同时实现 1000 字线 3D NAND 。 而三星电子虽然也规划过 1000 层 NAND 路线，但最终选择更稳健的策略。该公司曾在旧金山国际固态电路大会（ISSCC）展示 multi-BV NAND 概念，通过将两块晶圆堆叠在两块外围晶圆上，实现 1000 层扩展，整体思路与铠侠的方案高度相似。
IT之家 4 月 30 日消息，在北美技术研讨会上，台积电更新公布 SoIC 3D 堆叠技术路线图，明确了未来几年的技术演进方向。 台积电计划缩小现有的 6μm 互连间距，目标到 2029 年缩小至 4.5μm。 IT之家注：SoIC 全称 System on Integrated Chips，是台积电开发的 3D IC 封装技术，通过垂直堆叠多个芯片实现高性能、高密度的集成。 相比传统封装，SoIC 利用混合键合技术实现芯片间的直接互连，大幅缩短信号路径，降低功耗与延迟，适用于高性能计算与 AI 芯片。 在技术路径上，SoIC 主要分为 Face-to-Back（F2B，背对背）和 Face-to-Face（F2F，面对面）两种堆叠方式。F2B 堆叠受限于物理结构，信号必须穿过底部的硅通孔（TSV）和多层金属，不仅增加延迟和功耗，还限制了互连密度。 数据显示，F2B 设计的信号密度仅为 1500 个 / mm²。相比之下，F2F 堆叠通过混合铜键合技术直接连接两块芯片的金属层，无需使用 TSV，信号密度大幅提升至 14000 个 / mm²，让芯片间的通信性能接近片内互连水平。 从纯粹的互连间距来看，台积电在 2023 年实现了相当精细的 9µm 间距，足以支持 AMD Instinct MI300 系列等产品，但第一代 SoIC 仅支持 F2B 设计。台积电在 2025 年把互连间距缩短到 6μm，并预估到 2029 年间距将缩小至 4.5µm。 以上图源：台积电 富士通的 Monaka 处理器是该技术的首个重量级应用。这款面向数据中心的 CPU 拥有 144 个 Armv9 核心，其计算模块采用台积电 N2 工艺制造，并通过 F2F 方式堆叠在 N5 工艺的 SRAM 芯片之上。
IT之家 4 月 24 日消息，3D 存储半导体 IP 企业 NEO Semiconductor 美国加州当地时间 23 日宣布其 X-DRAM 成功完成概念验证芯片制造，证明这一 3D 堆叠内存可利用现有 3D NAND 闪存生产线制造。 NEO Semiconductor 的 X-DRAM 验证芯片 实现了 10¹⁴ 循环耐久 ， 读写延迟＜10ns ， 85℃ 下数据保持时间＞1s （IT之家注：这一数据是 JEDEC 为标准 DRAM 给出的 64ms 的 15 倍）。 NEO Semiconductor 同时宣布得到了宏碁创始人施振荣领导的新一笔战略投资。 相关阅读： 《 类 3D NAND 设计，Neo 半导体推出 3D X-DRAM：8 倍密度、230 层 》
三星电子近期利用单元多层键合 (CMB) 技术连接两片450层3D NAND，构建了全球首个900层超高堆叠3D NAND闪存原型，这一样品的存储单元工作特性已得到验证。 （财联社）