IT之家 5 月 26 日消息，在昨天的 2026 国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在主旨演讲中首次提出半导体全新演进路径 ——“韬（τ）定律”。 ▲ 图源：华为麒麟官方公众号 | ISCAS 2026 现场 基于该定律，华为 6 年来已成功设计并量产 381 款芯片。预计到 2031 年，基于该定律的高端芯片晶体管密度指标，将达到 1.4 纳米芯片制程（衡量芯片晶体管精密度的指标）的同等水平。 IT之家注意到，科技日报今日发文，有关专家详细解答了何为韬定律、这一定律对于半导体产业意味着什么等问题。 韬定律的突破点在哪？ 半个多世纪以来，全球半导体产业始终遵循摩尔定律这一核心规律 。 1965 年，英特尔联合创始人戈登 · 摩尔提出，芯片上的晶体管数量大约每两年翻一倍。其本质在于通过不断缩小晶体管尺寸，在同样面积内集成更多晶体管，从而推动性能提升与成本下降。 过去几十年间，芯片制程从 90 纳米、28 纳米一路演进到 3 纳米甚至 2 纳米，半导体产业基本沿着“几何缩微”的路径持续发展。但随着先进制程不断逼近物理极限，这一路径正面临多重挑战：一方面，晶体管尺寸逼近物理极限；另一方面，先进制程的成本、功耗与工艺复杂度快速上升，性能提升的边际收益逐渐放缓， 摩尔定律出现“见顶”之忧 。 为此， 韬定律将关注重点从“尺寸”转向“时间” 。 在物理学和电子学中，时间常数 τ 通常用于描述电路中的时间延迟与电阻、电容特性。围绕降低时延、优化数据流、提升互连效率等方向，相关研究已积累多年。 何庭波认为，未来芯片性能的提升，将不再仅依赖于更先进的制程，还可以通过降低系统中的时间成本 —— 包括信号传播、内存访问、互连与同步延迟等，实现性能、能效与晶体管密度的持续提升。 因此，从本质上看，韬定律以 τ 这一跨层级性能指标为核心， 通过在器件、电路、芯片、系统全栈持续压缩统一的“时间成本” ，实现整体性能跃迁。 “ 该定律核心突破，是重构了半导体行业沿用 50 余年的摩尔定律演进范式 。”上海交通大学集成电路学院教授周健军告诉记者，“技术发展不再局限于缩小器件几何尺寸以提升晶体管密度，转而以时间常数 τ 为核心物理锚点，开展全维度协同优化。” 韬定律对半导体产业有何影响？ 围绕韬定律，华为提出“τ 缩微”（时间缩微）概念， 即在器件、电路、芯片和系统各层级，均定义一个特征时间常数，并以其缩减作为统一优化目标 。 同时，“逻辑折叠”作为一种设计方法论被提出。该方法通过将数字、模拟与存储电路在垂直方向进行有源层堆叠，在三维空间内重构电路布局， 以缩短关键路径、降低互连延迟，并在性能、功耗与面积之间实现协同优化 。 何庭波在发表于中国科学院科技论文预发布平台的论文中指出：“τ 缩微以时间本身而非晶体管面积作为衡量进步的首要指标”。论文提出，未来 10 年，电子系统的演进应由时间缩微来引导，而非几何缩微。 而基于这一框架，半导体产业的演进将从晶体管工艺转向器件、架构、软件、系统全栈协同， 从“芯片能做多小”转向“计算能有多快、系统响应能有多及时” 。 韬定律将如何在工程实践中继续落地？ 何庭波介绍，韬定律已构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系。例如，在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界， 缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能的大幅提升 ；在芯片层面，通过全栈软硬芯协同设计， 基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级效率，降低端到端执行时间 。 “将于秋季面世的‘麒麟芯片 2026’是逻辑折叠技术的首次成功实施， 它基于全新的自由逻辑设计理念，由单层扩展至双层，并实现晶体管密度等指标的大幅提升 。”何庭波透露，诸如此类的大量创新，会逐步落地到 2027 年及之后的量产芯片中。 展望未来，她预计，到 2031 年，基于韬定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。 在周健军看来， 韬定律开辟出半导体产业全新演进路径，既重塑行业基础发展准则，也有效延续摩尔定律技术红利 。 “这一理论对全球半导体技术迭代具备引领价值，同时为国内产业链提供全新发展指引： 芯片制造不必过度依赖尖端光刻设备，先进封装的战略地位持续抬升 ；依托电路创新、架构革新与系统级优化，也可弥补工艺制程上的差距，打造高性能的芯片产品。”周健军说。 不过，作为一种新提出的方法论， 其在不同场景的适用性，以及与设计工具、产业生态的适配等，还需未来持续验证和优化 。 相关阅读： 《 华为发表半导体韬定律：预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平 》 《 华为详解“逻辑折叠”等核心技术，多层级协同优化体系贯穿器件、电路、芯片到系统层面 》 《 没有退路就是胜利之路：何庭波称基于韬定律华为有了加速度，只会越来越好 》
400米世界记录43.03秒，这叫摩尔定律；我跑不了那么快，所以四个人跑，4*100米接力36.84秒，这是的韬定律。我实在想不通，这种无奈的工程妥协怎么能说成人类伟大的定律。 26 个帖子 - 25 位参与者 阅读完整话题
摩尔定律正面临物理极限和经济效益双重挑战，全球芯片行业迫切需要探索新的演进路线。 2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中， 正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则 。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。 长期以来，全球芯片行业都在跟着摩尔定律跑：每18-24个月，芯片上的晶体管数量翻一番，性能翻倍、成本减半。简单说，就是把晶体管越做越小，靠“缩小尺寸”（几何缩微）堆性能 。近年来，随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。 “韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进 。 具体来看，逻辑折叠等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。包括但不限于优化晶体管和互连电阻及寄生电容，突破传统平面布局的物理边界，“软件、架构、芯片”全栈软硬芯协同设计，重构计算系统互联协议等。 华为公司表示，在韬(τ)定律的路径下，期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。 这是要起飞了吗，期待大模型芯片快点搞出来 1 个帖子 - 1 位参与者 阅读完整话题
引领全球芯片工艺发展的摩尔定律已经有50多年历史，最近十几年业内都在谈摩尔定律已死，认为芯片工艺很快会到物理极限，没法再微缩下去了。不过比利时的欧洲微电子中心IMEC对此并没有那么悲观，他们最近公布的路线图显示现在的硅基工艺还能再战很多年，2046年干到0.2nm以下还是可行的。 根据他们公布的路线图，业界在2018年实现了7nm水平的N7工艺，直到3nm的N3工艺还都可以靠FinFET晶体管实现，去年2nm节点的N2工艺开始转向了GAA晶体管，使用的是NanoSheets路线， 后续可以一直用到1.4nm级别的A14及1.0nm级别的A10工艺，时间点会到2031年。 2034年预计会进入0.7nm级别的A7工艺，这时候开始GAA晶体管结构也不行了， 会上CFFET晶体管结构，这是互补场效应晶体管， 会将N、P晶体管垂直堆叠，理论上可以将面积缩小一半，但散热挑战难度很大。 CFET晶体管会一直用到2040年的0.3nm级别的A3工艺，再往后还得换晶体管结构，这次会用上传闻已久的2DFET，也就是进入二维晶体时代，这被视为芯片工艺的终极材料，完美的原子级厚度，台积电、三星及Intel等公司都展示过这种黑科技，不过量产依然没有时间表。 2DFET晶体管结构能让芯片工艺一路狂奔到Sub-A2，也就是0.2nm以下， 按现行规律命名应该是0.14nm了，不过现在还早，IMEC也就是提个PPT目标，名字都不好说呢，毕竟还有20年之久。 总之，IMEC给出了未来20年的芯片工艺路线图，但是进入到埃米级之后，每代工艺的提升都很难。 如果大家关注过台积电2nm之后的工艺，芯片面积微缩已经不明显了，密度提升个10%都很难，所以才搞出了很多不那么标准的工艺断代，前不久的技术论坛上甚至公布了A13、A12工艺，填补A14到A10之间的空白，后面再有A11工艺都不会让人意外。 此外，芯片工艺的升级也不只是看nm数字大小就能决定了，散热、供电、封装等方面也有极高的技术挑战，谁能解决这些问题也有可能在未来20年的工艺竞争中脱颖而出，超越个台积电、三星或者Intel也不是没可能。 希望未来20年的竞争中，中芯国际、华虹、晶合集成、芯联集成等大陆企业也能参与其中，不再是追赶者了。 查看评论